• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    Die Erfindung bezieht sich auf ein Speichersystem mit einem ersten Puffer (510) und wenigstens einem ersten Speicherbaustein (508), der mit dem ersten Puffer (510) verbunden ist und auf der Hauptplatine (502) montiert ist, und auf ein zugehöriges Montageverfahren. DOLLAR A Erfindungsgemäß sind der erste Puffer und der erste Speicherbaustein auf der Hauptplatine montiert und eine Mehrzahl von Singalverbindungen vorgesehen, die auf der Hauptplatine zum ersten Puffer und zu dem ersten Speicherbaustein geführt sind. DOLLAR A Verwendung z. B. für Speichersysteme mit DRAM-Bausteinen.
    公开号:DE102004022347A1
    申请号:DE200410022347
    申请日:2004-04-29
    公开日:2004-12-09
    发明作者:Hoe-ju Yongin Chung；Jung-bae Yongin Lee
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G06F12-00
    专利说明:
    [0001] DieErfindung betrifft ein Speichersystem mit Hauptplatine und ein zugehöriges Montageverfahren.
    [0002] Diemeisten Rechnersysteme erlauben eine Speichererweiterung mit Speichermodulen.Solche Speichermodule, beispielsweise SIMMs (Single Inline MemoryModules) und/oder DIMMs (Dual Inline Memory Modules), sind kleinekompakte Schaltungsplatinen, die so ausgeführt sind, dass sie einfachin Erweiterungssockel eingesteckt werden können, die in einem Hauptschaltkreisoder in einer Hauptplatine, auch als Motherboard bezeichnet, angeordnetsind.
    [0003] Die 1 und 2 zeigen schematische Darstellungen einerSpeicherarchitektur eines Rechnersystems 100. Wie aus den 1 und 2 ersichtlich ist, umfasst das Rechnersystem 100 eineMehrzahl von Speichermodulen 106, die von einer Speichersteuereinheit 104 gesteuertwerden. Die Speichersteuereinheit 104 steuert Lese- undSchreibvorgänge der zugehörigen Speichermodule 106.Die Speichersteuereinheit 104 ist auf der Hauptplatine 102 angeordnet.Die Funktionsweise der Speichersteuereinheit 104 ist demFachmann bekannt und wird deshalb hier nicht weiter beschrieben.
    [0004] DieSpeichermodule 106 umfassen häufig Kantenverbinder 114,auch Steckerleisten bezeichnet, mit einer Mehrzahl von Anschlusskontakten 116. DieAnschlusskontakte 116 sind typischerweise auf beiden Seitender Module 106 angeordnet. Eine Mehrzahl von Aufnahmen,beispielsweise Sockel 112, sind auf der Hauptplatine 102 montiert.Die Sockel 112 nehmen die Steckerleisten 114 aufund koppeln dadurch die Hauptplatine 102 elektrisch mitden Speichermodulen 106. Insbesondere koppeln die Sockel 112 elektrischeVerbindungen, die auf der Hauptplatine 102 geführt sind,mit auf den Speichermodulen 106 geführten elektrischen Verbindungen.
    [0005] DieSpeichermodule 106 umfassen eine Mehrzahl von Speicherbausteinen 108.Diese Speicherbausteine 108 sind beispielsweise dynamischenSpeicherbausteine mit direktem Zugriff (DRAM) oder synchronisiertedynamische Speicherbausteine mit direktem Zugriff (SDRAM). Ein Puffer 110 steuertund puffert Befehle und Adressen (C/A), die er von der Speichersteuereinheit 104 empfängt. DieMehrzahl von Speicherbausteinen 108 und der C/A-Puffer 110 sindauf dem jeweiligen Speichermodul 106 montiert.
    [0006] Signalverbindungensind sowohl auf der Hauptplatine 102 als auch auf dem Speichermodul 106 geführt. DieseSignalverbindungen könneneinen Datenbus DQ, ein Systemtaktsignal CLK und einen Befehls-/Adressbus(C/A-Bus) umfassen. Die Speicherbausteine 108 und der Puffer 110 desjeweiligen Moduls 106 empfangen Signale von der Steuereinheit 104 über denzugehörigenSockel 112, der auf der Hauptplatine 102 montiertist.
    [0007] Injeder Speicherarchitektur ist es wichtig, die Signalintegrität der Adressen-,Steuer- und Taktsignale aufrechtzuerhalten. Das Aufrechterhaltender Signalintegritätwird mit ansteigender Betriebsfrequenz wegen Übertragungsleitungseffekten,einschließlichSignalreflektionen, immer schwieriger.
    [0008] Inder Theorie der Übertragungsleitungen wirddie Verbindung zwischen der Hauptplatine 102 und dem Modul 106 über denSockel 112 als Stichleitungslast bezeichnet. Stichleitungslastenstellen eine Übertragungsdiskontinuität dar, diein Signalreflektionen resultiert und letztendlich die Signalintegrität negativbeeinflusst.
    [0009] Wieaus 3 in Verbindungmit den 1 und 2 ersichtlich ist, ist eineSignalverbindung 302, beispielsweise der Datenbus DQ, über dieHauptplatine 102 geführt.Die Signalverbindung 302 ist elektrisch mit einer Signalverbindung 304 gekoppelt,die übereinen Sockel 312 auf dem Modul 106 geführt ist. DerSockel 312 repräsentiertjedoch eine Diskontinuität 306 zwischender Signalverbindung 302 und der Signalverbindung 304.Die Diskontinuität 306 verursacht,dass ein Teil des Signals zurückreflektiertwird, was Rauschen und Zeitsteuerungstoleranzen und Spannungsfensterverkleinert.
    [0010] Wieaus 4 ersichtlich ist,reduzieren Stichleitungswiderstände(Rstub) 416 in den Speichermodulen 406 solcheSignalreflektionen. Diese Stichleitungswiderstände 416 verbesserndie Lese- und Schreibvorgängedes Speichers. Wird der Wert der Stichleitungswiderstände 416 vergrößert, umdie Reflektionen zu verkleinern, dann erhöht sich durch den größeren Spannungsabfall über denWiderständendie Signalspannungsdämpfung.Die Dämpfung vonSignalspannungen verkleinert das Spannungsfenster. Die Stichleitungswiderstände 416 können parasitäre RC-Lastenverursachen, die das Signal verzögern.
    [0011] Esist Aufgabe der Erfindung, ein Speichersystem zur Verfügung zustellen, das die genannten Schwierigkeiten wenigstens teilweisevermeidet, und ein zugehörigesMontageverfahren anzugeben.
    [0012] DieErfindung löstdiese Aufgabe durch ein Speichersystem mit den Merkmalen des Patentanspruchs1, 2 oder 5 und durch ein Montageverfahren mit den Merkmalen desPatentanspruchs 18.
    [0013] VorteilhafteWeiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    [0014] Vorteilhafte,nachfolgend beschriebene Ausführungsformender Erfindung sowie das zu deren besserem Verständnis oben erläuterte,herkömmlicheAusführungsbeispielsind in den Zeichnungen dargestellt. Es zeigen:
    [0015] 1 eine schematische Perspektivansicht aufein herkömmlichesSpeichersystem,
    [0016] 2 eine schematische Seitenansichtdes Speichersystems aus 1,
    [0017] 3 ein Übertragungsleitungsdiagramm desSpeichersystems aus 1,
    [0018] 4 eine schematische Draufsichtauf ein herkömmlichesSpeichersystem,
    [0019] 5 eine schematische Draufsichtauf ein Ausführungsbeispieleines erfindungsgemäßen Speichersystems,
    [0020] 6 ein Blockschaltbild deserfindungsgemäßen Speichersystemsaus 5,
    [0021] 7 eine schematische Seitenansichteines weiteren Ausführungsbeispielsdes erfindungsgemäßen Speichersystems,
    [0022] 8 eine schematische Seitenansichteines weiteren Ausführungsbeispielsdes erfindungsgemäßen Speichersystems,
    [0023] 9 eine schematische Draufsichtauf ein weiteres Ausführungsbeispieleines erfindungsgemäßen Speichersystemsund
    [0024] 10 eine schematische Draufsichtauf ein weiteres Ausführungsbeispieleines erfindungsgemäßen Speichersystems.
    [0025] 5 zeigt eine Draufsichtauf ein erfindungsgemäßes Speichersystem 500. 6 zeigt ein Blockschaltbilddes erfindungsgemäßen Speichersystems 500 aus 5. Wie aus den 5 und 6 ersichtlich ist, umfasst das Speichersystem 500 eine Speichersteuereinheit 504,die eine Mehrzahl von Speicherstufen 516 steuert. Die Speichersteuereinheit 504 steuertLese- und Schreibvorgänge,welche die Speicherstufen 516 betreffen und ist auf der Hauptplatine 502 montiert.Die Struktur und Funktionsweise der Speichersteuereinheit 504 istdem Fachmann bekannt und wird deshalb hier nicht weiter ausgeführt.
    [0026] DieSpeicherstufen 516 sind direkt auf der Hauptplatine 502 montiert.Das bedeutet, dass keine separaten Speichermodule 106 wieim herkömmlichenSpeichersystem 100 von 1 vorhanden sind.
    [0027] JedeSpeicherstufe 516 umfasst eine Mehrzahl von Speicherbausteinen 508,die mit einem Puffer 510 gekoppelt sind. Die Speicherbausteine 508 sinddirekt auf der Hauptplatine 502 montiert. Jeder Speicherbau stein 508 istbeispielsweise als DRAM- oder SDRAM-Baustein ausgeführt. DieStruktur und Funktionsweise der Speicherbausteine 508 sinddem Fachmann bekannt, so dass sie hier nicht weiter beschriebenwerden.
    [0028] DerPuffer 510 steuert und puffert Befehle und Adressen, dieer von der Speichersteuereinheit 504 empfängt. DerPuffer 51Q kann z.B. ein Befehls- und Adressenpuffer (C/A-Puffer)sein. Der Puffer 510 ist direkt auf der Hauptplatine 502 montiert.Er kann Inverter, Treiber und ähnlicheKomponenten umfassen, um die Speicherbausteine 508 mitden Befehls- und Adressensignalen von der Steuerschaltung 504 zutreiben. Die Struktur und Funktionsweise des Puffers 510 sinddem Fachmann bekannt und werden hier nicht weiter beschrieben.
    [0029] Signalverbindungensind auf der Hauptplatine 502 geführt. Diese Signalverbindungenkönneneinen Datenbus DQ, ein Systemtaktsignal CLK und einen Befehls- undAdressenbus C/A umfassen, wie in den 5 und 6 dargestellt ist.
    [0030] Nachfolgendwird die Funktionsweise des Speichersystems 500 beschrieben.Die Steuereinheit 504 erzeugt Befehls- und Adressensignaleund überträgt diese über dieauf der Hauptplatine 502 geführten Signalverbindungen anden C/A-Puffer 510. Die Speicherbausteine 508 empfangenDatensignale DQ und das Systemtaktsignal CLK von der Steuereinheit 504 odervon anderen nicht dargestellten Schaltungen auf der Hauptplatine 502.Zeigen die Befehlssignale einen Lesevorgang an, dann stellt derbetreffende Speicherbaustein 508 die aus der zugehörigen Speicherzelle,die durch das Adressensignal angezeigt wird, ausgelesenen Datenin Reaktion auf das Systemtaktsignal CLK zur Verfügung. Zeigendie Befehlssignale einen Schreibvorgang an, dann schreibt der Speicherbaustein 508 inReaktion auf das Systemtaktsignal CLK die Da ten in die zugehörige Speicherzelle,die durch das Adressensignal angezeigt wird.
    [0031] DasSystem 500 verhindert Stichleitungslasten, die Signalreflektionenverursachen, dadurch, dass keine Speichermodule verwendet werden.Gibt es keine Speichermodule, dann gibt es keinen Bedarf an Sockeln,die Übertragungsdiskontinuitäten repräsentieren.Gibt es keine Übertragungsdiskontinuitäten, dannkönnenkeine Signalreflektionen existieren, welche die Signalintegrität auf dieoben erläuterte Weiseverschlechtern.
    [0032] 7 zeigt eine schematischeSeitenansicht eines weiteren erfindungsgemäßen Speichersystems 700.Wie aus 7 ersichtlichist, umfasst das System 700 die Mehrzahl von Speicherstufen 516 unddie Speichersteuereinheit 504, die unter Bezugnahme aufdie 5 und 6 oben beschrieben sind. DieSpeicherstufen 516 und die Speichersteuereinheit 504 sindauf der Hauptplatine 502 montiert.
    [0033] ImUnterschied zum System 500 umfasst das System 700 zusätzlich einSpeichermodul 716. Das Speichermodul 716 kanneine Steckerleiste 714 mit einer Mehrzahl von nicht dargestelltenKontaktanschlüssenbzw. Steckkontakten, eine Mehrzahl von Speicherbausteinen 708,eine Modulplatine 706 und einen C/A-Puffer 710 umfassen.Die Kontaktanschlüssesind typischerweise auf beiden Seiten der Modulplatine 706 vorhanden.Eine Mehrzahl von Aufnahmen, beispielsweise Sockel 712,ist auf der Hauptplatine 502 angeordnet. Die Sockel 712 nehmendie Steckerleisten 714 auf und koppeln dadurch die Hauptplatine 502 elektrischmit dem Speichermodul 716. Insbesondere koppeln die Sockel 712 auf derHauptplatine 502 geführteVerbindungen elektrisch mit auf der Modulplatine 706 geführten Verbindungen,so dass das Speichermodul 716 mit der Hauptplatine 502 undder Steuereinheit 504 gekoppelt ist.
    [0034] DasSpeichermodul 716 umfasst eine Mehrzahl von Speicherbausteinen 708.Diese Speicherbausteine 708 sind beispielsweise DRAM- oder SDRAM-Bausteine.Der Puffer 710 steuert und puffert Befehle und Adressen,die von der Speichersteuereinheit 504 empfangen werden.Die Speicherbausteine 708 und der Puffer 710 sindauf der Modulplatine 706 montiert.
    [0035] Ineinem Ausführungsbeispielist das Speichermodul 716 am weitesten entfernt von derSteuereinheit 504 angeordnet. Dadurch werden Signalreflektionenverhindert, da keine Abzweigpunkte von den Signalverbindungen aufder Hauptplatine 502 vorhanden sind. Abzweigpunkte sorgendafür,dass ein zu übertragendesSignal entsprechend den am Abzweigpunkt vorhandenen Richtungen aufgeteilt wird,beispielsweise in zwei oder mehr Richtungen. Unerwünschte Signalreflektionenkönnenaufgrund einer Fehlanpassung einer charakteristischen Impedanz amAbzweigpunkt entstehen.
    [0036] DerSignalpfad zwischen der Steuereinheit 504 und dem Speichermodul 716 erstrecktvon der Steuereinheit 504 zum jeweiligen Speicher 708 des Speichermoduls 716.Da jeder dieser Speicher 708 direkt auf die Modulplatine 706 gelötet ist,existiert keine Abzweigung an diesem Punkt und daher auch keineSignalreflektion. Ist das Speichermodul 716 andererseitszwischen der Steuereinheit 504 und einer der Speicherstufen 516 angeordnet,dann muss der Verbindungssockel zwischen der Signalverbindung angeordnetsein und erzeugt eine Stichleitung oder Verzweigung von der Modulverbindung.Diese Verzweigung erzeugt eine Signalreflektion.
    [0037] 8 zeigt eine schematischeSeitenansicht eines weiteren erfindungsgemäßen Speichersystems 800.Das System 800 ist im Wesentlichen ähnlich wie das System 700 aufgebaut,außerdass es anstatt eines einzigen Speichermoduls 716 zweioder mehr Speichermodule 716 um fasst. Das System 800 kanneinige der Unzulänglichkeitendes Systems 100 aus 1 aufweisen,da Abzweigpunkte auf der Hauptplatine 502 vorhanden sind.Diese Abzweigpunkte könnenunerwünschteSignalreflektionen verursachen, welche die Signalintegrität nachteiligbeeinflussen können.Trotzdem minimiert das System 800 die Signalverschlechterungdadurch, dass noch eine oder mehrere Speicherstufen 516 direktauf der Hauptplatine 502 montiert sind.
    [0038] 9 zeigt eine Draufsichtauf ein weiteres erfindungsgemäßes Speichersystem 900.Das System 900 ist im Wesentlichen gleich wie das System 500 wie 5 aufgebaut, umfasst aberzusätzlicheinen Phasenregelkreis (PLL) 520 in jeder Speicherstufe 516.Der Phasenregelkreis 520 ist in der Lage, ein erstes Taktsignalin Reaktion auf ein Systemtaktsignal CLK zu erzeugen. Der Phasenregelkreis 520 stelltdas erste Taktsignal seinen korrespondierenden Speicherbausteinen 508 zurVerfügung.Durch den zusätzlichenPhasenregelkreis 520 vermeidet das System 900 eineseparate Verbindung des Systemtaktsignals von der Speichersteuereinheit 504 zujedem Speicherbaustein 508. In anderer Ausgestaltung kannder Phasenregelkreis 520 durch einen Verzögerungsregelkreis(DLL) ersetzt sein, der ähnlich wieder Phasenregelkreis 520 arbeitet. Das bedeutet, dass derVerzögerungsregelkreisin der Lage ist, das erste Taktsignal in Reaktion auf das Systemtaktsignal CLKzu erzeugen und es seinen korrespondierenden Speicherbausteinen 508 zurVerfügungzu stellen.
    [0039] 10 zeigt eine Draufsichtauf ein weiteres erfindungsgemäßes Speichersystem 1000.Das System 1000 ist im Wesentlichen aufgebaut wie das System 900 von 9, umfasst aber ein zusätzliches Speichermodul 716.Das Speichermodul 716 arbeitet im Wesentlichen wie obenunter Bezugnahme auf 7 ausgeführt ist.Das Speichermodul 716 umfasst einen Phasenregelkreis PLL 720,der in der Lage ist, ein erstes Taktsignal in Reaktion auf das SystemtaktsignalCLK zu erzeugen, und eine Modulplatine 706. Der Phasenregelkreis 720 stelltdas erste Taktsignal seinen korrespondierenden Speicherbausteinen 708 imSpeichermodul 716 zur Verfügung. Durch den zusätzlichenPhasenregelkreis 720 vermeidet das System 1000 eineseparate Verbindung des Systemtaktsignals von der Speichersteuereinheit 504 zujedem Speicherbaustein 508, 708. In anderer Ausgestaltungkann der Phasenregelkreis 520, 720 durch einenVerzögerungsregelkreis(DLL) ersetzt sein, der ähnlichwie der Phasenregelkreis 520, 720 arbeitet. Dasbedeutet, dass der Verzögerungsregelkreisin der Lage ist, das erste Taktsignal in Reaktion auf das SystemtaktsignalCLK zu erzeugen und es seinen korrespondierenden Speicherbausteinen 508, 708 zurVerfügungzu stellen.
    [0040] Ineiner Ausgestaltung der Erfindung kann wenigstens ein erster Speicherbaustein 708 dievom Befehls- und Adressenpuffer ausgegebenen Befehls- und Adressensignale über einezweite, auf der Hauptplatine geführteBefehls- und Adressenverbindung empfangen. In Ausgestaltung kanndie erste Befehls- und Adressensignalverbindung im Wesentlichensenkrecht zur zweiten Befehls- und Adressenverbindung verlaufendangeordnet sein.
    权利要求:
    Claims (23)
    [1] Speichersystem mit folgenden Merkmalen: – einemersten, auf einer Hauptplatine (502) montierten Puffer(510), – wenigstenseinem ersten Speicherbaustein (508), der mit dem erstenPuffer (510) verbunden ist und auf dir Hauptplatine (502)montiert ist, und – einerMehrzahl von Signalverbindungen, die auf der Hauptplatine (502)zum ersten Puffer (510) und zu dem wenigstens einen erstenSpeicherbaustein (508) geführt sind.
    [2] Speichersystem, insbesondere nach Anspruch 1, mitfolgenden Merkmalen: – wenigstenseiner auf einer Hauptplatine (502) montierten Speicherstufe(516) und – einerMehrzahl von Signalverbindungen, die auf der Hauptplatine (502)zu der wenigstens einen Speicherstufe (516) geführt sind.
    [3] Speichersystem nach Anspruch 2, dadurch gekennzeichnet,dass die erste Speicherstufe (516) folgende Komponentenumfasst: – mindestenseinen ersten Speicherbaustein (508) und – einenersten Puffer (510) zum Treiben von Adressen- und Befehlssignalenfür denwenigstens einen ersten Speicherbaustein (508) über korrespondierende,auf der Hauptplatine (502) geführte Signalverbindungen.
    [4] Speichersystem nach einem der Ansprüche 1 oder3, dadurch gekennzeichnet, dass der erste Puffer (510)ein Befehls- und Adressenpuffer ist, welcher den wenigstens einenersten Speicherbaustein (508) mit Adressen- und Befehlssignalentreibt.
    [5] Speichersystem nach einem der Ansprüche 1, 3und 4, dadurch gekennzeichnet, dass – eine Speichersteuereinheit(504) direkt auf der Hauptplatine (502) montiertist und die Mehrzahl von Befehls- und Adressensignalen erzeugt, – der erstePuffer direkt auf der Hauptplatine (502) montiert ist unddie Befehls- und Adressensignale empfängt und – der wenigstenseine erste Speicherbaustein (508) direkt auf der Hauptplatine(502) montiert ist
    [6] Speichersystem nach einem der Ansprüche 1 oder5, gekennzeichnet durch mindestens ein Speichermodul (716),das übereinen auf der Hauptplatine (502) montierten Sockel (712)elektrisch mit einer Speichersteuereinheit (504) gekoppeltist.
    [7] Speichersystem nach Anspruch 6, dadurch gekennzeichnet,dass das mindestens eine Speichermodul (716) folgende Komponentenaufweist: – einenzweiten, auf einer Modulplatine (706) des mindestens einenSpeichermoduls (716) montierten Puffer (710) und – wenigstenseinen zweiten Speicherbaustein (708), der auf der Modulplatine(706) des wenigstens einen Speichermoduls (716)montiert und mit dem zweiten Puffer (710) gekoppelt ist.
    [8] Speichersystem nach Anspruch 6 oder 7, dadurch gekennzeichnet,dass das wenigstens eine Speichermodul (716) weiter vonder Speichersteuereinheit (504) auf der Hauptplatine (502)entfernt ist als der wenigstens eine erste Speicherbaustein (508).
    [9] Speichersystem nach einem der Ansprüche 1 und3 bis 8, dadurch gekennzeichnet, dass der erste Puffer die Befehls-und Adressen signale übereine erste, auf der Hauptplatine (502) geführte Befehls- undAdressensignalverbindung empfängt.
    [10] Speichersystem nach Anspruch 9, dadurch gekennzeichnet,dass der wenigstens eine erste Speicherbaustein (508) dieBefehls- und Adressensignale, die vom ersten Puffer ausgegeben werden, über einezweite, auf der Hauptplatine (502) geführte Befehls- und Adressensignalverbindungempfängt, wobeidie erste Befehls- und Adressensignalverbindung im Wesentlichensenkrecht zur zweiten Befehls- und Adressensignalverbindung verläuft.
    [11] Speichersystem nach Anspruch 9 oder 10, dadurchgekennzeichnet, dass der wenigstens eine erste Speicherbaustein(508) ein Datensignal und ein Taktsignal über korrespondierende,auf der Hauptplatine (502) geführte Daten- und Taktsignalverbindungenempfängt.
    [12] Speichersystem nach einem der Ansprüche 1 bis11, dadurch gekennzeichnet, dass der wenigstens eine erste Speicherbaustein(508) und/oder der wenigstens eine zweite Speicherbaustein(708) ein DRAM und/oder ein SDRAM ist.
    [13] Speichersystem nach einem der Ansprüche 1 bis12, gekennzeichnet durch einen Phasenregelkreis (720) oderVerzögerungsregelkreis,der ein erstes Taktsignal auf einer zweiten Taktsignalverbindung inReaktion auf ein Systemtaktsignal auf einer ersten Taktsignalverbindungerzeugt, wobei der wenigstens eine erste Speicherbaustein (508)mit dem ersten Taktsignal synchronisiert wird.
    [14] Speichersystem nach Anspruch 13, dadurch gekennzeichnet,dass der Phasenregelkreis oder Verzögerungsregelkreis auf der Hauptplatine(502) montiert ist.
    [15] Speichersystem nach Anspruch 13 oder 14, dadurchgekennzeichnet, dass die erste Taktsignalverbindung für das Systemtaktsignalim Wesentlichen senkrecht zur zweiten Taktsignalverbindung für das ersteTaktsignal angeordnet ist.
    [16] Speichersystem nach einem der Ansprüche 7 bis15, dadurch gekennzeichnet, dass der zweite Puffer die Befehls-und Adressensignale empfängtund eine Mehrzahl von zweiten Signalverbindungen vorgesehen ist,die auf der Modulplatine zum zweiten Puffer (710) und zudem wenigstens einen zweiten Speicherbaustein (708) geführt sind.
    [17] Speichersystem nach einem der Ansprüche 14 bis16, gekennzeichnet durch einen auf der Modulplatine angeordnetenzweiten Phasenregelkreis (720), der das Taktsignal empfängt, wobeider zweite Speicherbaustein (708) mit einem vom zweitenPhasenregelkreis (720) ausgegebenen zweiten internen Taktsignalsynchronisiert ist.
    [18] Montageverfahren, gekennzeichnet durch die Schritte: – Montiereneiner Mehrzahl von ersten Speicherbausteinen (508) aufeiner Hauptplatine (502) und – Montieren eines ersten Befehls-und Adressenpuffers auf der Hauptplatine (502), der inder Lage ist, die Mehrzahl von ersten Speicherbausteinen mit Befehls-und Adressensignalen zu treiben.
    [19] Verfahren nach Anspruch 18, weiter gekennzeichnetdurch ein Führenvon ersten Signalverbindungen fürdie Befehls- und Adressensignale von dem Puffer zu den Speicherbausteinen(508) auf der Hauptplatine (502).
    [20] Verfahren nach Anspruch 18 oder 19, weiter gekennzeichnetdurch ein Führenvon zweiten Signalverbindungen fürdie Befehls- und Adressensignale von einer Speichersteuereinheit(504) auf der Hauptplatine (502) zum ersten Befehls-und Adressenpuffer, wobei die ersten Signalverbindungen im Wesentlichensenkrecht zu den zweiten Signalverbindungen verlaufen.
    [21] Verfahren nach einem der Ansprüche 18 bis 20, weiter gekennzeichnetdurch ein elektrisches Koppeln eines Speichermoduls mit einer aufder Hauptplatine (502) angeordneten Speichersteuereinheit(504) übereine auf der Hauptplatine (502) angeordnete Aufnahmevorrichtung.
    [22] Verfahren nach einem der Ansprüche 18 bis 21, weiter gekennzeichnetdurch Montieren eines zweiten Speicherbausteins (708) aufeiner Modulplatine eines Speichermoduls und Montieren eines zweitenBefehls- und Adressenpuffers auf der Modulplatine, wobei die Modulplatine über einenauf der Hauptplatine (502) angeordneten Sockel mit einer Speichersteuereinheit(504) gekoppelt ist.
    [23] Verfahren nach einem der Ansprüche 18 bis 22, weiter gekennzeichnetdurch Anordnen eines Phasenregelkreises (520) oder einesVerzögerungsregelkreisesauf der Hauptplatine (502), der in Reaktion auf ein Systemtaktsignalein erstes Taktsignal erzeugt.
    类似技术:
    公开号 | 公开日 | 专利标题
    US10489314B2|2019-11-26|Memory module with data buffering
    US9905303B2|2018-02-27|Front/back control of integrated circuits for flash dual inline memory modules
    US10025731B1|2018-07-17|Memory module and circuit providing load isolation and noise reduction
    US7072201B2|2006-07-04|Memory module
    US7266639B2|2007-09-04|Memory rank decoder for a multi-rank Dual Inline Memory Module |
    KR100509007B1|2005-08-18|다중 메모리 인터페이스에 대한 버퍼
    JP4769953B2|2011-09-07|マルチプルバンクｄｉｍｍにおけるマルチプルアクセスパーサイクル
    KR0174631B1|1999-04-01|다중 메모리 뱅크 선택을 위한 방법 빛 장치
    US6070217A|2000-05-30|High density memory module with in-line bus switches being enabled in response to read/write selection state of connected RAM banks to improve data bus performance
    US7184292B2|2007-02-27|High speed data bus
    US6243272B1|2001-06-05|Method and apparatus for interconnecting multiple devices on a circuit board
    US5870325A|1999-02-09|Memory system with multiple addressing and control busses
    US7200024B2|2007-04-03|System and method for optically interconnecting memory devices
    US6233650B1|2001-05-15|Using FET switches for large memory arrays
    US6449213B1|2002-09-10|Memory interface having source-synchronous command/address signaling
    JP4142950B2|2008-09-03|メモリ制御器とメモリ・モジュールとの間にバッファされたデイジー・チェーン接続を達成するための装置
    US6215727B1|2001-04-10|Method and apparatus for utilizing parallel memory in a serial memory system
    KR100192187B1|1999-06-15|단일/이중 인-라인 메모리 모듈에 패키징되는 동기식 메모리 및 제조 방법
    KR100541045B1|2006-01-10|듀얼 뱅크 시스템, 이 시스템에 사용을 위한 메모리, 및이 메모리의 온 다이 종단 방법
    US6131149A|2000-10-10|Apparatus and method for reading data from synchronous memory with skewed clock pulses
    US7095661B2|2006-08-22|Semiconductor memory module, memory system, circuit, semiconductor device, and DIMM
    KR100235222B1|1999-12-15|싱글 인라인 메모리 모듈
    US5945886A|1999-08-31|High-speed bus structure for printed circuit boards
    DE10330593B4|2010-11-04|Integrierter Taktversorgungsbaustein für ein Speichermodul, Speichermodul, welches den integrierten Taktversorgungsbaustein umfasst, sowie Verfahren zum Betreiben des Speichermoduls unter Testbedingungen
    US6098159A|2000-08-01|Information processing apparatus
    同族专利:
    公开号 | 公开日
    DE102004022347B4|2008-04-03|
    US20070250658A1|2007-10-25|
    TWI261269B|2006-09-01|
    CN1542839B|2010-08-25|
    US7692983B2|2010-04-06|
    JP2004334879A|2004-11-25|
    JP4837899B2|2011-12-14|
    TW200519964A|2005-06-16|
    CN1542839A|2004-11-03|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-12-09| OP8| Request for examination as to paragraph 44 patent law|
    2008-09-25| 8364| No opposition during term of opposition|
    2014-11-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    2015-01-22| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|Effective date: 20141101 |
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]